既知の不具合

• ソフトウェア
  • 地上側 PLL ロック問題

    対象品番	PT2 Rev.A
    不具合現象	Sample.exe で地上側をチャンネルスキャンをすると C41～C52 チャンネルで エラー(STATUS_PLL_LOCK_TIMEOUT_ERROR) が発生することがある。
    回避方法	SDK バージョン 2.0.1 以降を使用する。

• ハードウェア
  • リセット問題

    対象品番	PT1 Rev.A
    不具合発生条件	シャットダウン・スリープ・休止状態のときに、PCI スロットの +3.3V 端子からボードに供給される電圧が 1.0～2.0V である。
    不具合現象	シャットダウン・スリープ・休止状態後にボードが認識されなくなる。
    原因1	+3.3V 電源が 2.0V を下回ると、FPGA の CMOS コンフィギュ レーションラッチ および RAM のデータが消失する可能性がある。
    原因2	電源投入時に +3.3V 電源が 1.0V 未満から電圧上昇しないと FPGA のパワーオンリセットが働かず、 コンフィギュレーションサイクルが開始されない可能性がある。
    原因3	電源投入時に +3.3V 電源が 1.5V 未満から電圧上昇しないと フラッシュメモリのパワーオンリセットが働かず、 コンフィギュレーションデータが正常に読み出せない可能性がある。
    回避方法	なし。ただし、電源ユニットのスイッチをオフにしてからオンにし、 PC を起動した直後はボードは正常に認識される。
    改版予定	Rev.B にて FPGA とフラッシュメモリに PCI リセット信号を 入力できるように変更する予定。信号は 1608 サイズの 0Ω チップ抵抗を介して接続する。
    改版後の制限	PCI リセットがディアサートされてから コンフィギュレーションを開始する回路になるため、 PCI リビジョン 2.2 以降にしか対応できなくなる。